"[Cadence] Tempus 를 이용한 Signoff Timing Analysis and Closure"

(2025.7.10(목)-11(금), 본센터 교육)

▶ 교육 안내

안녕하세요. 반도체설계교육센터(IDEC) 입니다.
2025년 7월 10일(목)-11일(금) 2일간 진행 예정인 "[Cadence] Tempus 를 이용한 Signoff Timing Analysis and Closure" 강좌
를 아래와 같이 안내 드리오니 많은 관심과 참여 부탁드립니다.

수강신청 마감은 2025년 7월 7일(월) 까지 입니다.

▶ 세부 내용

1. 교육일시 : 2025.7.10(목)-11(금), 10:00~17:00

2. 강의운영 : KAIST N26동 1층 실습실

3. 강사 : 한동환 부장(Cadence)

4. 신청기간 (☞바로가기)
- 석·박사 우선 신청기간 : 2025.6.16~2025.6.22
- 전체 신청기간 : 2025.6.23~2025.7.7 (23:59 까지)

5. 강의 목표
○ After completing this course, you will be able to:
- Identify timing analysis data requirements and import single corner designs, Multi-Mode Multi-Corner (MMMC)
designs, and Multi-Supply Voltage (MSV) designs.
- Identify and apply timing debug techniques using the Global Timing Debug interface.
- Analyze a design for timing combined with signal integrity (SI)
- Run parallel processing techniques like distributed MMMC and Distributed Static Timing Analysis (DSTA)
- Run Tempus ECO analysis and timing closure flow between the Innovus Implementation and Tempus Signoff tools

6. 강의 개요
This course is a detailed exploration of the Tempus™ Timing Signoff Solution, which supports distributed processing
and enables fast static timing analysis with full signal integrity (SI) and glitch analysis, statistical variation (SOCV), and
Multi-Mode and Multi-Corner (MMMC) analysis.

☞ 1개의 교육에 대해 전일 결석시, 이후 3개월간 수강신청이 자동차단됩니다. 신청 후 수강이 어려우신 분들은
수강신청 기간내 에 홈페이지에서 수강취소 바랍니다.

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취업·진로

교육정보

"[Cadence] Tempus 를 이용한 Signoff Timing Analysis and Closure"

(2025.7.10(목)-11(금), 본센터 교육)

▶ 교육 안내

▶ 세부 내용

담당 : 전우숙 (042-350-4424, mayj@kaist.ac.kr)